3. Разработать синтезируемый RTL код на Verilog/SystemVerilog для
энкодера и декодера укороченного кода Хэмминга (25, 20, 3). На вход
энкодера данные подаются пачками по 20 бит каждый клок. Декодер
принимает на вход по 25 бит каждый клок. Для демонстрации результата
работы написать тестбенч, содержащий энкодер, добавление 0, 1, 2
ошибок по выбору в произвольных позициях, енкодер и сравнение
декодированного сообщения с исходным.